집적회로 [180nm HV BCD G2]

1. 사업 개요

본 공고는 울산과학기술원(UNIST)에서 진행하는 TSMC 0.18 µm HV BCD Gen2 공정을 이용한 집적회로(IC) 제작 서비스 구매입니다.
주요 목적은 CMOS, Bipolar, 고‑전압 DMOS를 한 칩에 통합한 전력‑관리·무선 전력 전송·자동차·바이오‑메디컬·IoT 등 첨단 분야 연구·개발을 지원하는 것이며, 테이프‑아웃, 웨이퍼 제조, 어셈블리까지 포함한 전체 공정(1 세트)과 PDK·설계 지원·패키징·본딩 도면을 제공하는 것이 범위입니다.

2. 주요 자격요건

• TSMC 0.18 µm HV BCD Gen2 공정 경험 및 실적을 보유한 반도체 파운드리·FAB 서비스 제공자
• 전체 서비스(테이프‑아웃 → 웨이퍼 제조 → 어셈블리) 1 세트 제공 가능
• PDK와 설계 지원 문서(공정 파라미터, 라이브러리, 레이아웃 가이드 등) 1 세트 제공 가능
• 패키징·본딩 도면(blank bonding diagram (.dwg), package drawings via tape‑out spreadsheet) 제공 가능
• QFN 패키지 3×3 mm (8‑lead) ~ 12×12 mm (100‑lead) 범위와 Encapsulation 옵션(Glob Top, Remolded/Flattened) 및 Lid 옵션(Plastic (기본), Ceramic, Glass) 선택 가능
• 표준 본딩 25.4 µm Gold wire 사용 및 해당 본딩 파라미터 제공
• 품질 인증(ISO 9001, ISO/TS 16949 등) 및 한국 정부 조달 적격(제재·제한 기업 여부 확인) 보유
• 기밀·데이터 보호 정책에 따라 설계 데이터·공정 정보를 안전하게 관리할 수 있는 체계 보유

3. 핵심 기술/물품 요구사항

| 구분 | 주요 사양 |
|------|-----------|
| 공정 | TSMC 0.18 µm HV BCD Gen2 (CMOS + Bipolar + DMOS 통합) |
| 전압 | DMOS 디바이스 최대 40 ~ 60 V 지원 |
| 패키징 | QFN 패키지: 3×3 mm (8‑lead) ~ 12×12 mm (100‑lead) |
| Encapsulation | Glob Top, Remolded/Flattened |
| Lid | Plastic(기본), Ceramic, Glass |
| 본딩 | 25.4 µm Gold wire 표준 본딩 |
| 문서 | Blank bonding diagram (.dwg), package drawings (tape‑out spreadsheet) |
| 수량 | 1 세트 (주장비 + 부속장비) |
| 기타 | 고‑전압 전력 디바이스 및 저‑전압 디지털 회로 동시 구현 가능 |

4. 주의사항

• 특별 조건 없음(Remarks – Applicable No) → 별도 부가 조건은 없지만, 위 기술·포장·문서 요구사항을 반드시 충족해야 함.
• 고전압 DMOS(40‑60 V) 검증이 필요하므로, 제공자는 해당 전압에 대한 신뢰성·신뢰성 시험 데이터(예: V‑breakdown, thermal‑cycling) 를 사전에 제시할 것을 권고.
• 패키징 옵션 선택 시, Lid 재질(Ceramic/Glass) 및 Encapsulation 형태가 최종 제품의 전기적·기계적 특성에 미치는 영향을 명확히 기술해야 함.
• 문서 형식: Blank bonding diagram은 .dwg 파일, 패키지 도면은 tape‑out spreadsheet 형식으로 제출해야 하며, 포맷 오류 시 입찰 무효 처리될 수 있음.
• 한국 정부 조달 적격 확인: 외국 기업은 한국 내 법적 대리인·사업자 등록이 필요하고, 제재·제한 기업 여부를 사전에 점검해야 함.
• 납기: 테이프‑아웃 → 웨이퍼 제조 → 어셈블리까지 일반적인 파운드리 리드타임(≈ 2‑3 개월) 내에 완료 가능하도록 제안서에 구체적인 스케줄을 명시해야 함.
• 가격·비용: 1 세트 기준 전체 서비스 비용을 제시하고, PDK·설계 지원·패키징·본딩 도면 포함 여부를 명확히 구분해서 제시할 것.

위 사항을 모두 충족하는 업체가 입찰 참가 시 유리하며, 특히 TSMC HV BCD Gen2 공정에 대한 실증 실적과 고전압 DMOS 구현 경험을 강조하는 것이 핵심 포인트가 됩니다.